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파운드리 설계 Tool 기반 재적자 역량강화과정
모집 중
한국반도체아카데미
파운드리 설계 Tool 기반 재적자 역량강화과정
브랜드: 한국반도체아카데미, 과정명: 파운드리 설계 Tool 기반 재적자 역량강화과정모집개요
프로그램 요약
경기
에서오프라인, 파트타임
으로 진행되는무료
반도체
🎖️ 부트챌린지
입니다.선발절차가 없습니다.
😎 기초는 있어서, 심화학습을 하고싶으신 분께 추천드리며,
- PrimeTime
- Static Timing Analysis
- Synthesis
- 타이밍 분석
- Synopsys
- 등을 배울 수 있습니다.
이 섹션에서는 부트캠프를 운영하거나 주관하는 회사의 정보를 카드 형태로 안내한다.
교육기관 정보
일정 & 수업
변경 가능성이 있으므로, 정확한 정보는 홈페이지에서 확인해주세요.
- 모집마감
- 2026.06.08마감 13일 전모집 중
- 수업일정
- 2026.06.16 ~ 2026.06.183일 여정
- 요일시간
- 월, 화, 수 / 12:00 ~ 18:00
- 모집정원
- 정보없음
- 수업방식
- 오프라인 현장 강의, 녹화본 미제공
- 학습장비
- 학습 장비 제공
- 수업형태
- 오프라인
- 학습장소
- 경기
한국반도체아카데미 경기도 교육센터
이렇게 성장할 수 있어요.
- 01PrimeTime 툴을 효율적으로 사용하여 빠른 시간 안에 해결책을 찾는 방법 습득
- 02Static Timing Analysis 툴의 올바른 사용법 숙지
- 03Synthesis 후 타이밍 문제점 분석 능력 향상
수강료 & 지원금
- 내배카
- 내일배움카드가 필요하지 않아요.💳
- 수강료
- 무료
지원자격을 꼭 확인해주세요.
- 필수재직자/기업
훌륭한 강사님들과 함께해요.
추가설명
교육 인원 초과 시 조기 마감될 수 있습니다. 수료 기준: Pass/Fail
커리큘럼
교육과정의 커리큘럼 정보를 안내한다.
커리큘럼
- SKILL Language 교육
- Virtuoso Layout XL Tool 교육
- Cadence Innovus Implementation System Basic 교육
- Virtuoso Studio(IC23.1) Update Feature
- Xcelium과 Verisium 이용한 Simulation 및 Debugging
- Cadence Tempus Signoff Solution 이용한 STA
- Cadence Genus Synthesis Solution 교육
- Introduction to AMS Designer Simulation
- Calibre SVRF Rule Writing
- ASIC/FPGA 엔지니어 필수 아이템
- Calibre DRC/LVS Basic
- RTL/Gate/SPICE Mixed GUI Debugger - Concept
- Verilog 설계 기초 및 Simulation (ModelSim/Questa)
- SystemVerilog Design & Verification
- Calibre PERC Basic/Advanced
- Tessent IJTAG Basic Training
- Tessent MemoryBIST(TMB) Basic Training (TS flow)
- VCS/Verdi Basic 1 day
- Fusion Compiler 3 days
- Design Compiler
- VC Spyglass CDC 1 day
- ICC2 general 3 days
- PrimePower 1 day
- PrimeTime
- TestMax DFT 3 days
- TestMax ATPG 2 days
- VCS/Verdi Advanced 1 day
- RTL Architecture 1 day
- Formality
- AI용 회로설계 기초 (Verilog를 이용한 회로설계 기초)